Operación de regresiones
Ejecución y supervisión de regresiones nocturnas y semanales, gestión de semillas, análisis inicial y clasificación de fallos, informes del estado de las regresiones, consolidación de cobertura y generación de reportes.
Servicios nearshore de SystemVerilog y UVM
Capacidad de verificación de diseños en tu jornada laboral
Un equipo nearshore dedicado que desarrolla y ejecuta bancos de pruebas UVM —operación de regresiones, desarrollo de secuencias y cierre de cobertura— desde la Ciudad de Guatemala, en el horario central de Estados Unidos, dentro de tu entorno y con tus licencias.
- Disciplina
- Verificación funcional: SystemVerilog y UVM. Nada más.
- Ubicación
- Ciudad de Guatemala, Guatemala
- Zona horaria
- UTC−6 todo el año, sin horario de verano
- Modelo
- Capacidad comprometida en equivalentes de tiempo completo (FTE), dentro de tu entorno
- En operación desde
- 1997, como empresa de servicios tercerizados
Por qué existe este servicio
La verificación marca los plazos de los chips
Desde 2008, la verificación funcional ha representado aproximadamente el 70 % del esfuerzo de los proyectos de circuitos integrados (IC) y ASIC. La limitación no son las herramientas, sino los ingenieros capaces de desarrollar y mantener bancos de pruebas UVM.
Incorporar a un ingeniero de diseño no acelera un proyecto cuya ruta crítica es el cierre de cobertura. Cuando un programa se retrasa en el análisis de fallos de regresión o en la cobertura, la solución más rápida suele ser asignar a un ingeniero experimentado a tareas rutinarias: dedicar la hora más costosa del equipo a la tarea menos diferenciada.
~70%
del esfuerzo de los proyectos de circuitos integrados y ASIC se dedica a la verificación funcional
Wilson Research Group / Siemens EDA
14%
de los proyectos lograron éxito en la primera fabricación en 2024: el nivel más bajo en dos décadas
Wilson Research Group, 2024
75%
de los proyectos presentan retrasos, frente al 66 % histórico
Wilson Research Group, 2024
1M+
trabajadores especializados adicionales en semiconductores se necesitan para 2030
Deloitte
Qué hacemos
Verificación funcional. Solo eso.
Desarrollamos y operamos bancos de pruebas UVM. No diseñamos chips y mantenemos un enfoque deliberadamente especializado: un equipo pequeño que afirma dominar nueve disciplinas no domina ninguna.
Desarrollo de secuencias
Secuencias dirigidas y aleatorias con restricciones, y bibliotecas de secuencias para brechas de cobertura definidas; secuencias por capas y virtuales, depuración de restricciones y optimización del rendimiento del solucionador.
Cierre de cobertura funcional
Covergroups, coverpoints y cruces definidos a partir de un plan de verificación aprobado (vPlan), análisis sistemático de brechas, cierre de los elementos asignados y justificación y documentación de exclusiones.
Mantenimiento y actualización de bancos de pruebas
Ampliación de entornos UVM existentes para nuevas configuraciones y variantes, migración de OVM y VMM, actualización de UVM 1.1 → 1.2 → IEEE 1800.2, eliminación de elementos obsoletos y portabilidad entre simuladores.
Desarrollo de componentes UVM
Construcción de agentes —driver, secuenciador y monitor—, scoreboards, modelos de referencia y predictores, objetos y base de datos de configuración, sustituciones de fábrica y empaquetado de UVC para su reutilización.
Capa de registros y aserciones
Generación de modelos de registros UVM a partir de IP-XACT o RDL, integración de adaptadores y predictores, secuencias de registros y mantenimiento de mapas. Comprobadores SVA de protocolo y conectividad en bloques específicos.
Lo que no hacemos
- Diseño RTL y microarquitectura: verificamos diseños, no los creamos.
- Síntesis, implementación física, cierre de temporización ni ningún flujo de implementación final.
- Verificación analógica y de señal mixta. Inserción de DFT, ATPG y trabajo con patrones de prueba.
- Validación posterior a la fabricación, puesta en marcha y trabajo de laboratorio. Firmware y software integrado.
- Aprobación formal independiente: delimitamos el uso de SVA a entornos UVM basados en simulación.
Nuestros ingenieros
Formados en las herramientas que realmente utilizarán
La primera cohorte de ingenieros de diseño y verificación de circuitos integrados de Guatemala completó una academia de 320 horas en 2026: fundamentos de diseño digital, verificación de circuitos en Verilog, SystemVerilog y UVM, y el flujo de RTL a diseño físico con herramientas EDA comerciales.
La verificación fue el bloque individual más amplio de ese programa. Reclutamos a profesionales de esa promoción y de las siguientes, y 14 Degrees es su empleador: nuestros ingenieros forman parte de nuestra nómina y están sujetos a nuestros términos de confidencialidad y propiedad intelectual.
Trabajan con horarios flexibles y escalonados para continuar sus estudios de posgrado e investigación. Una consecuencia que dejamos clara: cotizamos capacidad en equivalentes de tiempo completo (FTE), no en número de personas. Contratas horas de capacidad comprometida, nunca un equipo que parezca más grande de lo que es.
Cómo trabajamos
Dentro de tu entorno y bajo tu control
El modelo está diseñado para que nada de valor salga de tu control y para que empezar a trabajar con nosotros tenga un costo mínimo si la colaboración no resulta.
| Control | Cómo funciona |
|---|---|
| Modelo de acceso | El trabajo se realiza íntegramente dentro de tu entorno: tu VPN, tus servidores y tus licencias de simulación. Ningún RTL, código fuente de bancos de pruebas ni dato de diseño del cliente se almacena en nuestra infraestructura. |
| Herramientas | Adoptamos tu flujo de trabajo, convenciones, control de versiones e integración continua. No imponemos los nuestros. |
| Ingenieros identificados | Cada ingeniero pasa por una verificación de antecedentes y está sujeto a acuerdos de confidencialidad. No incorporamos ni retiramos personal de tu cuenta sin aviso previo. Puedes entrevistar y rechazar a cualquier ingeniero propuesto, en cualquier momento y por cualquier motivo. |
| Separación de equipos | Los ingenieros de tu cuenta no se asignan a proyectos de un competidor identificado durante la colaboración ni durante un periodo definido posterior. |
| Propiedad intelectual | Todo el trabajo —bancos de pruebas, secuencias, grupos de cobertura, aserciones y scripts— se te cede desde su creación. No retenemos derechos, no reutilizamos el trabajo entre clientes ni lo presentamos como parte de nuestro portafolio. |
| Separación académica | Varios de nuestros ingenieros continúan investigando en sus estudios de posgrado. El trabajo del cliente se mantiene separado mediante contrato: nada desarrollado en tu proyecto puede publicarse, presentarse, citarse ni utilizarse en una tesis. |
| Informes | Informes semanales por escrito desde la primera semana, con métricas acordadas antes de comenzar: avance de cobertura frente al plan, tasa de éxito y estabilidad de regresiones, tiempo de análisis inicial, tasa de detección de errores y seguimiento de problemas no detectados en etapas previas. |
| Condiciones comerciales | Sin cargos por personal no asignado. Pagas por capacidad productiva asignada. Las métricas de calidad se acuerdan por escrito antes de la primera hora facturable. |
Por qué Guatemala
La misma jornada, sin demoras por el relevo
La verificación es una disciplina de depuración. Una semilla de regresión que falla, una cláusula ambigua en la especificación o una discrepancia en el scoreboard que termina siendo un error del comprobador: cada caso se resuelve en veinte minutos de llamada y en tres días de correos.
| Sede | Jornada | Coincidencia |
|---|---|---|
| 14 Degrees, Ciudad de Guatemala08:00–18:00 local | — | |
| Austin, TX09:00–18:00 CDT | 9 h | |
| Sunnyvale / San Jose, CA09:00–18:00 PDT | 8 h | |
| Hillsboro, OR09:00–18:00 PDT | 8 h | |
| Boston, MA09:00–18:00 EDT | 8 h | |
| Bengaluru, India09:00–18:00 IST | 0 h |
Sin fricciones por controles de exportación
Guatemala no está sujeta a restricciones estadounidenses de control de exportaciones para esta categoría de trabajo. Todo el personal pasa por verificaciones y se informa su nacionalidad y residencia al asignarlo.
Marco CAFTA-DR
Un marco consolidado de comercio y servicios entre Estados Unidos y Guatemala, con quince tratados de libre comercio que abarcan más de cuarenta países.
Diversificación en el hemisferio occidental
Para una operación de ingeniería concentrada en regiones expuestas a riesgos geopolíticos o de control de exportaciones, incorporar un equipo en Centroamérica es, por sí mismo, una medida de diversificación del riesgo.
Quiénes somos
Una empresa de servicios que se especializa en una disciplina de ingeniería
14 Degrees gestiona operaciones tercerizadas desde Guatemala desde 1997. La estructura operativa en la que suelen fallar los nuevos proveedores ya está construida y puede auditarse.
Reclutamiento a escala, retención y gestión del personal, atención a clientes en inglés, instalaciones con acceso controlado y redes segregadas, informes de SLA, respuesta a auditorías y continuidad del negocio comprobada: no son aspiraciones, sino la forma en que nuestra empresa ya opera.
La verificación de diseños es nueva para nosotros y la estamos construyendo de forma deliberada: una disciplina, un equipo pequeño, profesionales experimentados contratados para liderar y certificación antes del trabajo facturable. Preferimos que nos evalúen por una propuesta acotada que podemos demostrar, y no por una amplia que no podemos respaldar.
Preguntas frecuentes
Lo primero que nos preguntan
01¿Qué hace 14 Degrees en verificación de diseños?
Desarrollamos y operamos bancos de pruebas UVM. Nuestro trabajo comprende operación de regresiones, desarrollo de secuencias, cierre de cobertura funcional, mantenimiento y actualización de bancos de pruebas, desarrollo de componentes UVM y trabajo en la capa de registros y aserciones, todo en SystemVerilog y UVM.
02¿Diseñan chips?
No. Verificamos diseños, no los creamos. El diseño RTL y la microarquitectura, la síntesis, la implementación física, el cierre de temporización, la verificación analógica y de señal mixta, el DFT, la validación posterior a la fabricación y el firmware quedan fuera de nuestro alcance.
03¿Dónde se realiza el trabajo y qué herramientas se utilizan?
Todo se realiza dentro de tu entorno: tu VPN, tus servidores y tus licencias de simulación. Ningún RTL, código fuente de bancos de pruebas ni dato de diseño del cliente se almacena en nuestra infraestructura. Adoptamos tu flujo de trabajo, convenciones, control de versiones e integración continua.
04¿En qué zona horaria trabajan?
Guatemala permanece en UTC−6 todo el año y no aplica horario de verano. Esto permite coincidir una jornada completa con Austin y aproximadamente ocho horas con Sunnyvale, Hillsboro y Boston, y la coincidencia no cambia dos veces al año.
05¿Sus ingenieros de verificación están certificados?
Cada ingeniero que contratamos para tareas de verificación completa una certificación formal en verificación de diseños, basada en exámenes, a nuestro costo y antes de comenzar el trabajo facturable, con un examen independiente para bancos de pruebas en SystemVerilog, aserciones y entornos UVM.
06¿A quién pertenece el trabajo desarrollado?
A ti. Los bancos de pruebas, secuencias, grupos de cobertura, aserciones y scripts se te ceden desde su creación. No retenemos derechos, no reutilizamos el trabajo entre clientes ni lo presentamos como parte de nuestro portafolio.
07¿Cómo comienza una colaboración?
Con una línea de trabajo de alcance definido: una asignación de cierre de cobertura, la transferencia de operaciones de regresión o el desarrollo de secuencias para una brecha específica, con métricas de calidad acordadas por escrito antes de la primera hora facturable.
Hablemos de tu proyecto
Empieza con un alcance pequeño que permita ponerlo a prueba
El primer paso adecuado suele ser una línea de trabajo de alcance definido —una asignación de cierre de cobertura, la transferencia de operaciones de regresión o el desarrollo de secuencias para una brecha específica— con métricas de calidad acordadas por escrito de antemano. Cuéntanos qué está retrasado y te diremos con honestidad si podemos ayudarte.
Las cifras del sector citadas proceden de informes publicados de Wilson Research Group / Siemens EDA sobre tendencias de verificación funcional y de investigaciones de Deloitte sobre la fuerza laboral en semiconductores. SystemVerilog y UVM son estándares abiertos mantenidos por IEEE y Accellera. Los demás nombres de productos y empresas mencionados pertenecen a sus respectivos propietarios; se incluyen para describir las herramientas y estándares con los que trabajan nuestros ingenieros y no implican afiliación, asociación ni respaldo.